Chapter 01

기준 소자: Planar NMOS

"약반전이냐 강반전이냐"는 소자마다 경계가 다르다. 그래서 이 책은 하나의 구체적인 트랜지스터를 정해 두고, 모든 숫자와 그래프를 그 소자로 계산한다. 이 장에서 그 소자를 해부해 본다.

왜 하나의 '기준 소자'인가

"VGS = 0.5 V면 약반전인가?"라는 질문에는 답이 없다. 문턱 전압, 산화막 두께, 도핑, W/L, 흐르는 전류에 따라 같은 0.5 V가 약반전도, 강반전도 될 수 있기 때문이다. 감을 잡으려면 먼저 구체적인 숫자를 가진 하나의 소자에서 시작하고, 그다음 파라미터를 바꿔 가며 경계가 어떻게 움직이는지를 보는 것이 가장 빠르다.

이 책의 기본 우선순위는 아래와 같다. 모든 시뮬레이터는 이 값으로 시작하며, 10장 플레이그라운드에서 자유롭게 바꿀 수 있다.

항목기본값이유 · 의미
소자 종류NMOS전자 채널. 이동도가 정공의 약 3배라 그래프가 보기 좋고, 대부분의 교재가 NMOS로 설명한다.
구조Planar (bulk)게이트가 위에서만 채널을 제어하는 고전적 구조. 1D MOS 정전기가 그대로 성립한다.
게이트n⁺⁺ poly-Si페르미 준위가 전도대에 붙어 있어 NMOS의 VT를 낮게(양의 작은 값) 만든다. 폴리 공핍은 무시.
절연막SiO₂, tox = 70 Å (7 nm)100 Å 미만의 열산화막. Cox ≈ 4.93 fF/µm². 직접 터널링은 무시할 수 있는 두께.
기판 도핑NA = 3×10¹⁷ cm⁻³VT ≈ 0.49 V가 되도록 고른 값 (0.25–0.35 µm급 공정 느낌).
크기W = 2 µm, L = 1 µm (W/L = 2)W/L < 5. L = 1 µm라 단채널 효과(DIBL, 속도 포화)를 무시한 장채널 모델이 잘 맞는다.
이동도 · 온도µn = 350 cm²/Vs, 300 K표면 유효 이동도. 온도는 10장에서 바꿔 볼 수 있다.
이 책의 계산 엔진

그래프는 미리 그려 둔 그림이 아니라, 브라우저 안에서 매번 계산된다. 표면 전위는 1D 포아송 방정식의 정확한 해(전하 시트 근사 없음)로 구하고, 드레인 전류는 채널을 따라 반전 전하를 적분하는 Pao–Sah 형 적분 \(I_D=\mu\frac{W}{L}\int_{V_S}^{V_D}|Q_i(V)|\,dV\)로 계산한다. 그래서 약반전·중간·강반전이 하나의 식에서 자연스럽게 나온다.

3D로 보는 구조

소스와 드레인은 p형 기판에 고농도로 주입한 n⁺ 영역이다. 그 사이 표면 위에 얇은 SiO₂와 n⁺ 폴리실리콘 게이트가 놓인다. 게이트 전압을 올리면 산화막 아래 실리콘 표면에 전자층(반전층)이 생기고, 소스와 드레인이 연결된다.

3D

NMOS 3D — 게이트 전압에 따라 생기는 반전층과 공핍층

드래그 회전 · 휠 확대
상태
표면 전위 ψs (소스 쪽)
ID
해볼 것: ① VGS를 −1.5 V에서 천천히 올려 보자. 처음엔 공핍층(노란 상자)만 깊어지고, VT(≈0.49 V) 근처에서 반전층이 희미하게 나타나 1 V 이상에서 짙어진다. ② VGS = 1.2 V에서 VDS를 올리면 드레인 쪽 반전층이 얇아지며 핀치오프된다. ③ 반전층 색은 그 순간의 영역(보라 = 약반전, 주황 = 중간, 파랑 = 강반전)이다. 약반전에서는 두께를 과장해서 보여 준다.

단면도와 레이아웃

SDG n⁺⁺ poly-Si SiO₂ tox = 70 Å n⁺ sourcen⁺ drain 공핍층 (이온화된 억셉터 −) 반전층 (전자) p-Si body · NA = 3×10¹⁷ cm⁻³ STISTI L = 1 µm B
그림 1-1. 기준 NMOS의 단면 (치수는 과장됨). 게이트(G)·소스(S)·드레인(D)·바디(B)의 4단자 소자다. 이 책의 전압은 모두 소스 기준(VGS, VDS, VSB)이다.

위에서 내려다보면 게이트는 활성 영역(active)을 가로지르는 띠다. 채널 길이 L은 게이트 띠의 폭, 채널 폭 W는 활성 영역의 폭이다. 전류는 W/L에 비례하므로 W/L은 같은 전류를 흘릴 때 소자가 얼마나 강하게 반전되어야 하는지를 결정한다 — 7장에서 핵심이 된다.

SIMULATOR

레이아웃 탑뷰 — W, L을 바꿔 보자

W/L
β = µCoxW/L
Ispec
게이트 면적 WL
Cox·WL
W/L이 5 이상이 되면 경고가 뜬다(이 책의 기본 범위 밖). Ispec은 약반전과 강반전을 가르는 전류 척도로, W/L에 정비례한다. 같은 1 µA라도 W/L이 작은 소자에서는 더 '강하게' 반전되어 있다.

게이트 산화막과 Cox

게이트–산화막–실리콘은 평행판 커패시터다. 단위 면적당 산화막 커패시턴스는

\[ C_{ox}=\frac{\varepsilon_{ox}}{t_{ox}}=\frac{3.9\times 8.854\times10^{-14}\ \mathrm{F/cm}}{7\times10^{-7}\ \mathrm{cm}}\approx 4.93\times10^{-7}\ \mathrm{F/cm^2}=4.93\ \mathrm{fF/\mu m^2} \]

Cox는 "게이트가 표면을 얼마나 꽉 쥐고 있는가"를 나타낸다. 실리콘 쪽에는 공핍층 커패시턴스 Cdep = εSi/xd가 직렬로 붙는데, 둘의 비율이 3장의 기울기 계수 n = 1 + Cdep/Cox를 결정한다. n은 약반전 전류의 기울기를 정하는, 이 책에서 가장 중요한 숫자 중 하나다.

SIMULATOR

tox → Cox, n, 서브스레숄드 스윙

Cox
Cdep (ψs=2φF)
n = 1 + Cdep/Cox
SS ≈ n·60 mV
곡선: tox에 따른 Cox(왼쪽 축)와 n(오른쪽 축). 산화막이 얇을수록 Cox가 커져 n → 1에 가까워지고, 약반전에서 전류가 VGS에 더 민감해진다(SS ↓). 회색 영역은 이 책의 기본 범위(< 100 Å)를 벗어난 두께.

일함수와 평탄대 전압

게이트와 기판은 서로 다른 물질(혹은 다른 도핑의 같은 물질)이다. 둘의 페르미 준위가 다르기 때문에 연결하는 순간 전자가 이동해 외부 전압이 없어도 밴드가 휜다. 이 휨을 펴서 실리콘 밴드를 평평하게 만드는 게이트 전압이 평탄대 전압 VFB다.

\[ V_{FB}=\phi_{ms}-\frac{Q_{ox}}{C_{ox}},\qquad \phi_{ms}=\phi_m-\Big(\chi_{Si}+\frac{E_g}{2q}+\phi_F\Big) \]
n⁺⁺ poly: \(\phi_m\approx\chi_{Si}=4.05\) eV → \(\phi_{ms}\approx-(E_g/2q+\phi_F)\approx-1.0\) V. 이 책은 Qox = 0을 기본으로 한다.
SIMULATOR

접촉 전 밴드 정렬 — 게이트 재료를 바꿔 보자

게이트 재료
φm
φs (p-Si)
φms = VFB
VT
진공 준위를 맞춰 놓고 그린 접촉 '전'의 밴드다. 두 페르미 준위(EF, 점선)의 높이 차이가 곧 q·φms. p⁺⁺ poly로 바꾸면 VFB가 약 1.1 V 올라가 NMOS의 VT도 같은 만큼 올라간다 — 그래서 NMOS에는 n⁺ poly를 쓴다.

문턱 전압은 세 조각으로 만들어진다

고전적 정의에서 문턱은 표면 전위가 ψs = 2φF가 되는 순간, 즉 표면의 전자 농도가 벌크의 정공 농도 NA와 같아지는 순간이다. 이때의 게이트 전압은

\[ V_T=\underbrace{V_{FB}}_{\text{밴드를 펴는 데}}+\underbrace{2\phi_F}_{\text{표면을 2φ}_F\text{만큼 휘는 데}}+\underbrace{\gamma\sqrt{2\phi_F+V_{SB}}}_{\text{공핍 전하를 받치는 산화막 전압}},\quad \gamma=\frac{\sqrt{2q\varepsilon_{Si}N_A}}{C_{ox}} \]
SIMULATOR

VT 워터폴 차트

NA를 올리면 2φF는 조금(로그), 공핍 항은 크게(제곱근) 늘어난다. tox를 줄이면 공핍 항만 줄어든다. VSB를 걸면 공핍 항이 커져 VT가 오른다(기판 효과).
주의: VT는 '강반전의 시작'이 아니다

이 책에서 가장 먼저 깨야 할 오해다. 기준 소자에서 정확히 계산해 보면 VGS = VT에서 소자는 이미 약반전의 끝·중간 반전의 초입에 있고, 진짜 강반전(IC > 10)은 VT보다 약 0.3 V 위에서 시작한다. 3장과 7장에서 그 이유를 본다.

핵심 정리

  1. 기준 소자: NMOS · planar · n⁺⁺ poly · SiO₂ 70 Å · NA = 3×10¹⁷ · W/L = 2 µm/1 µm. 장채널이라 1D 정전기 + Pao–Sah 적분이 정확하다.
  2. Cox = εox/tox ≈ 4.93 fF/µm². Cdep/Cox가 기울기 계수 n(≈1.34)을 정한다.
  3. n⁺⁺ poly와 p-Si의 일함수 차 때문에 VFB ≈ −1.0 V. 게이트 재료는 VT를 통째로 이동시킨다.
  4. VT = VFB + 2φF + γ√(2φF+VSB) ≈ 0.49 V. 하지만 VT는 강반전의 시작점이 아니다.

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